ARQ Simplex Sincrono. Utilizza 7 bit per la correzione dell'errore l'alfabeto ITA 3 con 1 bit in più per il controllo di parità. Utilizzato da due stazioni sulla stessa frequenza. Ogni ciclo dispari ha tutti i bit invertiti, con una lunghezza per blocco variabile di 3, 9 o 22 caratteri, il ciclo di ripetizione è il seguente:
450 msc: 3 cor. per 7 bit = 210 msc seguiti da 210 msc di pausa
900 msc: 9 cor. per 7 bit = 630 msc seguiti da 270 msc di pausa
1880 msc: 22 cor. per 7 bit = 1540 msc seguiti da 260 msc di pausa
ARQ-SWE CCIR 518 variant
Synchronous Simplex ARQ using the error correcting 7 bit ITA 3 alphabet. Two stations use the same frequency, working as ISS (transmitting) and IRS (receiving) stations. Every odd cycle all the bits inverted. With variable block length of 3, 9 or 22 characters the repetition cycle is as follows:
450 msec: 3 characters at 7 bits = 210 msec, followed by 210 msec pause
900 msec: 9 characters at 7 bits = 630 msec, followed by 270 msec pause
1800 msec: 22 characters at 7 bits = 1540 msec, followed by 260 msec pause
